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静态时序分析

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静态时序分析（STA）是一种计算数字电路预期时序的仿真方法，不需要对整个电路进行仿真。

高性能集成电路传统上以其工作的时钟频率为特征。测量电路以特定速度运行的能力需要在设计过程中在多个步骤测量其延迟的能力。此外，在设计的各个阶段，例如逻辑合成、布局（布局和布线），以及在设计周期后期执行的就地优化，都必须将延迟计算纳入时序优化器的内环。虽然理论上可以使用严格的电路模拟来执行这种定时测量，但是这种方法可能太慢而不实用。静态时序分析在促进电路时序的快速和合理精确测量方面，起着至关重要的作用。这种加速来自于使用简化的时序模型，以及基本忽略电路中的逻辑交互。在过去的几十年里，这已经成为设计的主流。

静态计时方法的最早描述之一是基于1966年的项目评估和评审技术（PERT）。[1] 更现代的版本和算法出现在20世纪80年代初。[2][3][4]

1 目的编辑

在同步数字系统中，数据应该同步移动，在时钟信号的每一个滴答上前进一级。这是通过同步触发器或锁存器等元件来实现的，当时钟发出指令时，触发器或锁存器会将其输入复制到输出。在这样的系统中，只有两种定时误差是可能的：

  • 当信号到达得太晚，并且错过了它应该前进的时间时，违反设置时间；
  • 当输入信号在时钟有效转换后变化过快时，违反保持时间。

信号到达的时间因多种原因而异。输入数据可以变化，电路可以执行不同的操作，温度和电压可以变化，并且每个部件的精确结构存在制造差异。静态时序分析的主要目标是验证，尽管存在这些可能的变化，但所有信号都不会过早或过晚到达，因此可以确保电路正常工作。

由于STA能够验证每条路径，因此它可以检测其他问题，如故障、路径缓慢和时钟偏斜。

2 定义编辑

  • 关键路径定义为输入和输出之间具有最大延迟的路径。一旦通过下面列出的技术之一计算出电路时序，就可以使用回溯方法轻松找到关键路径。
  • 信号的到达时间是信号到达某一点所经过的时间。基准时间，即时间0.0，通常被视为时钟信号的到达时间。要计算到达时间，需要计算路径中所有组件的延迟。到达时间，实际上是时间分析中的几乎所有时间，通常都被保存为一对值——信号可能发生变化的最早时间，以及最新时间。
  • 另一个有用的概念是需求时间。这是信号可以到达的最新时间，而不会使时钟周期比预期的长。所需时间的计算过程如下：在每个初级输出端，上升/下降所需时间根据提供给电路的规格进行设置。接下来，执行反向拓扑遍历，当所有扇出的所需时间已知时，处理每个门。
  • 与每个连接相关的松弛度是所需时间和到达时间之间的差值。某节点的正松弛度s意味着到达该节点的时间可以增加s，而不影响电路的总延迟。相反地，负松弛意味着路径太慢，如果整个电路要以期望的速度工作，则必须加快路径（或延迟参考信号）。

3 拐角和STA编辑

很多时候，设计师会想在很多条件下对他们的设计进行限定。电子电路的行为通常取决于环境中的各种因素，如温度或局部电压变化。在这种情况下，要么需要针对一组以上的条件执行STA，要么STA必须准备好针对每个组件的一系列可能的延迟而不是单个值来工作。

通过适当的技术，条件变化的模式被特征化，它们的极端被记录下来。每个极端条件都可以被称为一个角。比方说，每个极端的细胞特征为“PVT角”，而网络特征为“提取角”。然后，PVT提取角的每个组合模式被称为“定时角”，因为它表示定时将达到极限极端的点。如果设计在每种极端条件下都有效，那么在单调行为的假设下，设计也适用于所有中间点。

静态时序分析中使用拐角有几个限制。它可能过于乐观，因为它假设了完美的跟踪：如果一个门很快，那么所有门都假设很快，或者如果一个门的电压很低，那么所有其他门的电压也很低。拐角也可能过于悲观，因为最坏的情况下拐角可能很少出现。例如，在集成电路中，在其允许范围的薄端或厚端具有一个金属层可能并不罕见，但是所有10个层都处于相同的极限是非常罕见的，因为它们是独立制造的。统计STA用分布代替延迟，用相关性代替跟踪，为同一问题提供了更复杂的方法。

4 STA最突出的技术编辑

在静态时序分析中，“静态”一词暗示这种时序分析是以独立于输入的方式执行的，其目的是在所有可能的输入组合中找到电路的最坏情况延迟。这种方法的计算效率（图中边的数量是线性的）导致了它的广泛使用，尽管它有一些限制。一种通常被称为PERT的方法在STA中被广泛使用。然而，PERT是一个不恰当的名称，在大多数时间分析文献中讨论的所谓PERT方法是指在项目管理中广泛使用的关键路径方法（CPM）。虽然基于CPM的方法是目前使用的主要方法，但是其他遍历电路图的方法，例如深度优先搜索，已经被各种时序分析器使用。

5 接口时序分析编辑

芯片设计中的许多常见问题与设计的不同组件之间的接口时序有关。这可能是由于许多因素造成的，包括不完整的仿真模型、缺乏正确验证接口时序的测试用例、同步要求、不正确的接口规范以及设计人员对作为“黑盒”提供的组件缺乏理解。有专门的计算机辅助设计工具专门用来分析接口时序，正如有专门的计算机辅助设计工具来验证接口的实现是否符合功能规范（使用模型检查等技术）。

6 统计静态时序分析（SSTA）编辑

统计静态时序分析（SSTA）是一种越来越有必要处理集成电路中复杂的工艺和环境变化的程序。

7 笔记编辑

  1. Kirkpatrick, TI & Clark, NR (1966). "PERT as an aid to logic design". IBM Journal of Research and Development. IBM Corp. 10 (2): 135–141. doi:10.1147/rd.102.0135.
  2. McWilliams, T.M. (1980). "Verification of timing constraints on large digital systems" (PDF). Design Automation, 1980. 17th Conference on. IEEE. pp. 139–147.
  3. G. Martin; J. Berrie; T. Little; D. Mackay; J. McVean; D. Tomsett; L. Weston (1981). "An integrated LSI design aids system". Microelectronics Journal. 12 (4). doi:10.1016/S0026-2692(81)80259-5.
  4. Hitchcock, R. and Smith, G.L. and Cheng, D.D. (1982). "Timing analysis of computer hardware". IBM Journal of Research and Development. IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093. doi:10.1147/rd.261.0100.CS1 maint: Multiple names: authors list (link)

参考文献

  • [1]

    ^Kirkpatrick, TI & Clark, NR (1966). "PERT as an aid to logic design". IBM Journal of Research and Development. IBM Corp. 10 (2): 135–141. doi:10.1147/rd.102.0135..

  • [2]

    ^McWilliams, T.M. (1980). "Verification of timing constraints on large digital systems" (PDF). Design Automation, 1980. 17th Conference on. IEEE. pp. 139–147..

  • [3]

    ^G. Martin; J. Berrie; T. Little; D. Mackay; J. McVean; D. Tomsett; L. Weston (1981). "An integrated LSI design aids system". Microelectronics Journal. 12 (4). doi:10.1016/S0026-2692(81)80259-5..

  • [4]

    ^Hitchcock, R. and Smith, G.L. and Cheng, D.D. (1982). "Timing analysis of computer hardware". IBM Journal of Research and Development. IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093. doi:10.1147/rd.261.0100.CS1 maint: Multiple names: authors list (link).

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