时序逻辑

现在几乎所有的时序逻辑都是时钟逻辑或同步逻辑。在同步电路中，被称为时钟（或时钟发生器）的电子振荡器产生一系列被称为时钟信号的重复脉冲，这些脉冲被分配给电路中的所有存储元件。时序逻辑中的基本存储元件是触发器。每个触发器的输出只有在时钟脉冲触发时才会改变，因此整个电路中逻辑信号的改变都是在同一时间、以固定的时间间隔开始的，并由时钟同步。

电路中所有存储元件（触发器）在任何给定时间的输出，即它们包含的二进制数据，称为电路状态。同步电路的状态只随着时钟脉冲的变化而变化。在每个周期，下一个状态由当前状态和时钟脉冲发生时输入信号的值决定。

同步逻辑的主要优点是简单。对数据执行操作的逻辑门需要有限的时间来响应其输入的变化。这被称为传播延迟。时钟脉冲之间的间隔必须足够长，以便在下一个时钟脉冲出现之前所有逻辑门都有时间响应变化，并且它们的输出“稳定”到稳定的逻辑值。只要满足这个条件（忽略某些其他细节），电路就能确保稳定可靠。这决定了同步电路的最大运行速度。

同步逻辑有两个主要缺点：

• 最大可能时钟速率由电路中最慢的逻辑路径决定，也称为关键路径。每个逻辑计算，从最简单的到最复杂的，都必须在一个时钟周期内完成。因此，快速完成计算的逻辑路径大部分时间都是空闲的，等待下一个时钟脉冲的到来。所以，同步逻辑可能比异步逻辑慢。加速同步电路的一种方法是将复杂的操作分解成几个简单的操作，这些操作可以在连续的时钟周期内执行，这种技术称为流水线技术。这种技术广泛应用于微处理器设计，并且有助于提高现代处理器的性能。
• 时钟信号必须分配给电路中的每个触发器。由于时钟通常是高频信号，这种分布消耗相对较大的功率并散发大量热量。即使是没有工作的触发器也消耗少量功率，从而在芯片中产生废热。在电池电量有限的便携式设备中，即使不使用该设备，时钟信号也会持续，从而消耗电能。

异步时序逻辑不被时钟信号同步；电路的输出直接随着输入的变化而变化。异步逻辑的优点是它可以比同步逻辑更快，因为电路不需要等待时钟信号来处理输入。设备的速度可能仅受所用逻辑门的传播延迟的限制。

然而，异步逻辑的设计更加困难，并且容易遇到同步设计中没有遇到的问题。主要问题是数字存储元件对其输入信号的到达顺序很敏感；如果两个信号几乎同时到达触发器或锁存器，电路进入哪种状态取决于哪个信号首先到达逻辑门。因此，电路可能进入错误状态，这取决于逻辑门传播延迟的微小差异。这被称为竞态条件。这个问题在同步电路中没有那么严重，因为存储元件的输出仅在每个时钟脉冲上发生改变。时钟信号之间的间隔被设计得足够长，以允许存储器元件的输出“稳定”，从而当下一个时钟到来时它们不会改变。因此，唯一的时序问题是由于“异步输入”； 来自其他系统的电路输入不与时钟信号同步。

异步时序电路通常只用于强调速度的同步系统的几个关键部分，如微处理器和数字信号处理电路部分。

异步逻辑的设计使用不同于同步逻辑的数学模型和技术，是一个研究的活跃领域。