在过去的30年里,在数字电路设计中一直以传统的静态时序分析(STA)作为库存分析的算法。然而,近年来,半导体器件和互连的变化越来越大,带来了许多传统(确定性)STA无法解决的问题。这引起了对统计静态时序分析的大量研究,它用概率分布代替了门和互连的正常的确定性时序,并且给出了可能的电路结果的分布,而不是一个单独的输出。
确定性STA因为以下的优点而很受欢迎:
STA虽然非常成功,但也有许多局限性:
SSTA或多或少直接突破了这些限制。首先,SSTA利用敏感性找出延误之间的关联。然后在计算如何添加延迟的统计分布时使用这些关联。
没有技术上的原因说明为什么STA不能像SSTA那样,通过维护每个值对应的一个灵敏度向量,来进行强化使其能够处理相关性和灵敏性。从历史上来看,这对STA来讲似乎是一大负担,然而显然这是SSTA所需要的,所以没有人抱怨。在提出这一代替性方案时,参阅下文中一些对SSTA的批评。
许多批评都是针对SSTA的:
FPGAs
ASICs
^Orshansky, M.; Keutzer, K., 2002, A general probabilistic framework for worst case timing analysis , Design Automation Conference, 2002. Proceedings. 39th, Vol., Iss., 2002, Pages: 556–561..
^Visweswariah, C.; Ravindran, K.; Kalafala, K.; Walker, S.G.; Narayan, S.; Beece, D.K.; Piaget, J.; Venkateswaran, N.; Hemmett, J.G., 2006, First-Order Incremental Block-Based Statistical Timing Analysis , IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, , Vol.25, Iss.10, Oct. 2006, Pages: 2170–2180.
^Noel Menezes. "The Good, the Bad, and the Statistical" (PDF). ISPD 2007..
暂无